每个半导体产品的制造都需要（yào）数百个工（gōng）艺（yì），整个制造过程分为（wéi）八个步骤：晶圆加工 - 氧化 - 光刻 -刻（kè）蚀 - 薄膜沉积 - 互连 - 测试 - 封装。

所有半导体（tǐ）工艺（yì）都始（shǐ）于一粒沙（shā）子！因为沙子所（suǒ）含的硅是生产晶圆所需要的原材料。晶圆是将硅 (Si)或砷化镓 (GaAs) 制成的单晶柱体切割形成的圆（yuán）薄片。要提取高纯度的硅材料需要用到硅砂，一种二氧化硅含（hán）量高达 95% 的特（tè）殊材料，也是制作晶圆的主要原材料。晶圆加工就是制作获（huò）取上述（shù）晶圆的过程。

铸锭

首 先 需 将 沙 子 加（jiā） 热， 分 离 其中的一（yī）氧化碳和硅，并不断重复该过程直（zhí）至获得超高纯度的电子级硅 (EG-Si)。高纯硅熔化成液体，进而再凝固成（chéng）单晶固体形式，称（chēng）为“锭”，这就是半导体制造的第（dì）一步。硅锭（硅柱）的制作精度要求很高，达到纳米级，其广泛应用的（de）制造方法是提拉法。

锭切割

前（qián）一个步骤完成后，需要用金刚石锯（jù）切（qiē）掉铸锭的两端，再（zài）将其切割（gē）成一定厚度的薄片。锭薄片直（zhí）径（jìng）决定了晶圆的尺寸，更大更薄（báo）的晶圆能（néng）被分割成更多的可用单（dān）元，有助于降低（dī）生（shēng）产成本。切割硅（guī）锭后需在薄片（piàn）上加入“平坦区”或“凹痕”标记，方便在后（hòu）续步骤中以其为标准设置加工方向。

晶圆表面抛光（guāng）

通过上述切割过程获得的薄（báo）片被称（chēng）为“裸片”，即未经加（jiā）工的“原料晶圆”。裸片的表面（miàn）凹凸不平，无法直接在上面印制（zhì）电路图形。因此，需要（yào）先通过研磨和化学（xué）刻蚀工艺去除表面瑕疵，然后通（tōng）过抛光形成光洁的表面，再通过清洗去除（chú）残留污染物，即可获得表面整洁的成品（pǐn）晶圆。

氧（yǎng）化过程的作用是在晶圆（yuán）表面形（xíng）成保护膜。它（tā）可（kě）以保护晶圆不受化学杂质影响、避免漏电流（liú）进（jìn）入电路、预防离子植入过程中的扩散以及防（fáng）止晶圆在（zài）刻蚀时滑脱。

氧化过程的第一步是去除杂质和污染物，需要通过四步去除有机物、金属等杂质及蒸发残留的水分。清洁（jié）完成后就可以（yǐ）将晶圆（yuán）置（zhì）于 800至 1200 摄氏度的高温环境下，通过（guò）氧气或蒸气在晶圆表面的流动形成二氧化硅（即“氧化物”）层。氧气扩散通过氧化层与硅反应形成不同厚度的氧化层，可以在氧化完成后测量它的厚（hòu）度。

干法氧化和（hé）湿法氧化根据氧化（huà）反应中氧化剂的不同，热氧化过（guò）程可分为干法氧化和湿（shī）法氧化，前者使（shǐ）用纯氧产生（shēng）二氧化硅层，速度慢但氧化层薄而致密，后者需同时使用氧气和（hé）高溶（róng）解度的水蒸气，其特点是生长速度（dù）快但保护层相对较厚且密度较低。

除氧化剂以外，还有其他变量会影响（xiǎng）到（dào）二氧化硅层的厚（hòu）度。首先，晶圆结构及其表面缺陷和内部掺杂浓度都会影响氧化层的生成速率。此（cǐ）外，氧化设备产生的压力（lì）和温度越高，氧化层的生成就越快（kuài）。在氧化过程，还需要根（gēn）据单元中晶圆的位置而（ér）使（shǐ）用假片，以保护晶圆并减（jiǎn）小氧化度的差异。

光刻是通过光线 将 电 路 图 案“ 印刷”到晶圆上，我们（men）可（kě）以将其理解为在晶圆表面绘制半导（dǎo）体制造所需的平面图。电（diàn）路图案的精（jīng）细（xì）度越高，成品芯片的集成度就越高，必须通过先进（jìn）的光刻技（jì）术才能实现（xiàn）。具体来说，光（guāng）刻可分为涂覆光刻胶、曝光和显影三个步骤。

涂（tú）覆

光刻胶在晶（jīng）圆上绘制（zhì）电路的第一步（bù）是（shì）在氧化层上涂覆光（guāng）刻胶。光刻胶通过改变化学性质的方式让晶圆成为“相（xiàng）纸”。晶圆表（biǎo）面的（de）光刻胶层越薄，涂覆越均匀，可以印刷的图形就（jiù）越（yuè）精细。这个步骤可以（yǐ）采用“旋涂”方法。根（gēn）据光（紫外线）反应性的区别，光刻胶可分为两种：正胶和负胶，前者在受光后会分解并消失（shī），从而留下未受光区域的图形，而后者在受光后会聚合并让受光部分的图（tú）形显现出（chū）来。

曝（pù）光

在晶圆上覆盖光刻胶薄（báo）膜后，就可以通过控制光线照射来完成电路印刷，这个过程（chéng）被称为“曝光”。我们可以通过（guò）曝光设备来选择性地通过光线（xiàn），当（dāng）光线穿过包（bāo）含电路图案的掩膜时，就能将电（diàn）路印制到下方涂有光刻胶薄膜的晶圆上。

在曝光过程中，印刷图案越精细（xì），最终（zhōng）的芯片就能够容纳更多元件，这有助于提高生（shēng）产效率并降低单个元（yuán）件的成本。在这个（gè）领域，目前（qián）备受瞩目的新技术是 EUV 光（guāng）刻。泛（fàn）林集（jí）团与战略合作伙伴 ASML 和 imec 共同研发出了（le）一种全新（xīn）的干膜（mó）光刻胶技术。该技术能通（tōng）过提高分辨率（微调电路（lù）宽度的关键要素）大幅提升（shēng） EUV 光刻曝光工（gōng）艺的生产率和良率。

显影

曝光之后的步骤是在（zài）晶圆上喷涂显影剂，目的（de）是去除（chú）图形未覆盖区域的光刻胶，从而让印刷好的电路图案显现出来。显影完成后需要通过各种测（cè）量设备（bèi）和光学显微镜进行检查，确保电路图绘制的质量。

在晶圆上完成电路图的光刻（kè）后， 就要用刻蚀工艺来去除任何（hé）多余的氧化（huà）膜且只留下半导体电路图（tú）。要做到这一点需要（yào）利（lì）用液体、气体或等离子体（tǐ）来去除选定的多（duō）余部分。刻蚀的方法主要（yào）分为两种，取决于所使用的物质：使用特定的（de）化（huà）学溶液进（jìn）行化学反应来去除氧化膜的湿法刻蚀，以及使用气体（tǐ）或等离子体的干法刻蚀。

湿法刻蚀

使用化学（xué）溶液去除氧（yǎng）化膜的湿法（fǎ）刻蚀具有成本低（dī）、刻蚀速度快和生产率（lǜ）高的优势。然而，湿法刻蚀具有各向（xiàng）同性的特点，即其速度在任何方向上都是相（xiàng）同的。这会导致掩膜（或敏感（gǎn）膜）与刻蚀后的氧化膜不能完全对齐，因此很难处理非常精（jīng）细的电路图。

干法刻蚀

干法刻蚀可（kě）分为（wéi）三种不同类型（xíng）。第一种为化学刻蚀，其使用的是刻蚀气体（主要是氟（fú）化氢）。和湿法刻蚀一样（yàng），这种方法也是各向同性的，这（zhè）意味着它也不适合用于精细的刻蚀。

第二种方法是（shì）物（wù）理（lǐ）溅射，即用等离子体中的离子来撞击并去除多余的氧化层。作为一种各（gè）向异性的刻蚀方（fāng）法，溅射刻蚀在水平和垂直方向（xiàng）的（de）刻蚀速度是不同的，因此（cǐ）它的精细度也要超过化学刻蚀。但这种方法的缺点是刻蚀速度较慢，因（yīn）为它完全依赖于（yú）离子碰撞引起（qǐ）的物理反应（yīng）。

最后的第三种方法就是反应离子刻 蚀 (RIE)。RIE结合了前两种方法，即（jí）在利（lì）用等离子体进行（háng）电离（lí）物（wù）理刻蚀的同时，借助等（děng）离子体活化后产生的自由基进（jìn）行化学刻蚀。除（chú）了刻蚀速度超过前两种方法以外，RIE 可以利用离子各向异性的特性（xìng），实现高（gāo）精细度图案的刻蚀。

如今干法刻蚀已经（jīng）被广泛使用，以提高精细半导体电路的良率。保持全（quán）晶圆刻蚀的均匀性并提高刻蚀速度至关重要，当今最先进的干法刻蚀（shí）设备正（zhèng）在以更高的性能，支持最为先进（jìn）的逻（luó）辑和存储芯片的生产。

为了创建（jiàn）芯片内部的微型器件，我们（men）需要不断地沉积一层层的薄膜并通过刻蚀（shí）去除掉其中多余的部分，另外（wài）还要（yào）添加一些材料（liào）将不同的器件（jiàn）分离开来。每个晶体管或存储单元就是（shì）通过上述过程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于 1 微米（mǐ）（μm，百万分之一米）、无法通过普通机械加工方法制造出来的“膜”。将包含所需分子或原（yuán）子单元（yuán）的（de）薄膜放到晶圆上的过（guò）程就是“沉积”。

要形成（chéng）多层的半导体结构（gòu），我们需（xū）要（yào）先制造器件叠层， 即在晶圆表面交替堆（duī）叠多层薄金（jīn）属（shǔ）（导电）膜和介电（绝缘）膜（mó），之后再通过重（chóng）复刻（kè）蚀工艺去除（chú）多（duō）余部分并形成三维结（jié）构。可用于（yú）沉积过程的技术包括化学气相沉积 (CVD)、原子（zǐ）层沉积 (ALD) 和物理气（qì）相沉积(PVD)，采用这些技术的方法又可以分为干法和湿法沉积两种。

化（huà）学气相沉积

在化学气（qì）相沉积中，前驱气体会在反应腔发（fā）生化学反应并生成附着（zhe）在晶圆表面的薄膜以（yǐ）及被抽出（chū）腔室的副产物。等离子体增强化学气相沉积则需要借助等离子体产生反应气体。这种方法降低了反应温度，因（yīn）此（cǐ）非常适合对温度敏感的结构（gòu）。使用等（děng）离子体（tǐ）还可以减少沉积次数，往往可以带（dài）来更（gèng）高（gāo）质量的（de）薄膜。

原子层沉积

原子层（céng）沉积通过每次只沉积几个原子（zǐ）层从而形成薄膜。该方法的关键在于循环按一定顺序（xù）进行的独立步骤并保持良好的控制。在晶圆（yuán）表面涂覆（fù）前驱体是第一（yī）步，之后引入不同的气体与前驱体反应即可在晶圆表面形成所需的物质。

物理气相沉积

顾（gù）名思义，物理气相沉积是指通过物理手（shǒu）段形成薄（báo）膜（mó）。溅射就是一种物理气相沉积方（fāng）法，其原理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形（xíng）成（chéng）薄膜。在某些情况下，可以通过紫（zǐ）外线热处理(UVTP) 等技术对沉积膜进（jìn）行处理并改善其性能。

半导（dǎo）体的导电性处（chù）于导体与非导体（即绝缘体）之间，这种特性使我们能（néng）完全掌（zhǎng）控电流。通过基于晶（jīng）圆的光刻、刻蚀和沉积工（gōng）艺可以构建出晶体管等元件，但（dàn）还需要将它们连接（jiē）起来才能实现（xiàn）电（diàn）力与（yǔ）信号的发送与（yǔ）接收。

金属因其（qí）具有导电（diàn）性而被用于电路互连。用于半（bàn）导体的金属需要满足以下条件：

· 低电阻率：由于（yú）金属电路需要传递电流，因（yīn）此其中的金属应具有较（jiào）低的电阻。

· 热化学（xué）稳定性：金（jīn）属互连过（guò）程中金属材料的属性必（bì）须保持不变。

· 高（gāo）可靠性：随着集成电路技术的发展，即便是少量金属互连材（cái）料也必须（xū）具备足（zú）够的（de）耐用性。

· 制造成本：即使已经满足前（qián）面三个条件，材料成（chéng）本过（guò）高的话也无法满足批量生产的需要。

互（hù）连工艺主要使用铝和铜这两种物质。

铝互连工艺

铝互连工艺始于铝（lǚ）沉积、光刻胶应用以及（jí）曝光与显影，随后通过刻蚀有选择地（dì）去除任何多余的铝和光刻胶，然后（hòu）才能进入氧化过程。前述步骤完成后再不（bú）断重复光刻、刻蚀和沉积过（guò）程直至完成互连。

除了具（jù）有出色（sè）的导（dǎo）电性，铝还具有容易光刻、刻蚀和沉积的特点。此外，它的成（chéng）本较低（dī），与氧化膜粘附的效果也比较好。其缺点是容易腐蚀且熔点较（jiào）低。另外，为防（fáng）止铝（lǚ）与硅反应导致连接问题，还需要添加金属沉积物将铝与晶圆隔开（kāi），这种沉积物被称为“阻挡金属”。

铝电路是通过沉积形成的。晶圆进入（rù）真空腔后，铝颗粒形成（chéng）的薄膜会附着在晶圆上。这一过程被（bèi）称为“气相沉积 (VD) ”，包括化学气相沉积和物理气相（xiàng）沉积。

铜互连工艺

随（suí）着半导体工艺精密度的提升以及器件尺寸的缩小，铝电路的连接速度和电气特性逐渐无法满足要求，为此我们（men）需要寻（xún）找满足尺寸和成（chéng）本两方面要求的（de）新导体。铜之所以能取代（dài）铝的第一个原因就是其电阻更低，因此能实（shí）现更快的器件连接速度。其（qí）次铜的可靠（kào）性更高，因（yīn）为它比铝更能抵抗（kàng）电迁移，也就是电流流过金属时发生的（de）金属离子运动。

但（dàn）是，铜不容易形成化合物，因此很难将其（qí）气化并从晶圆表面去除。针对这个问题，我们不再去刻蚀铜，而是沉积和刻蚀介（jiè）电材料，这样就可以在需要的地方形成（chéng）由沟道和通路孔组成的金属线路图形，之后再将铜填入前述“图形（xíng）”即可（kě）实现互连，而最后的填入过程被称（chēng）为（wéi）“镶嵌工（gōng）艺”。

随着铜原子不断扩散至电介质，后者的绝缘性会降低并产生（shēng）阻挡铜（tóng）原子继续扩（kuò）散的阻挡层。之后阻挡层上会形成很薄的铜种子层。到这一步之后就可以进行电镀，也就是（shì）用铜填充高深（shēn）宽（kuān）比（bǐ）的图形。填充后多余的铜可以用金属化学（xué）机械抛光 (CMP) 方法去除，完（wán）成后即可沉积氧化膜，多余的（de）膜则用光刻和刻（kè）蚀工艺（yì）去除即可。前述整个（gè）过程需要不断重复直至完成铜互连为止。

通过上述（shù）对（duì）比可以看（kàn）出，铜互连和铝互连（lián）的区别在于，多余的（de）铜是通过金属 CMP 而非（fēi）刻蚀去除的。

测试（shì）的主要目标是检验半导体芯片的质量是（shì）否（fǒu）达到一定标准，从而消除不良产品、并提高芯片的可靠性。另外，经测试有缺陷的产品不（bú）会进入封装步骤，有助于节省成本和时间。电子管芯分选 (EDS) 就是一种针对晶圆的测（cè）试方法。

EDS 是一种检验晶圆状态中各（gè）芯片的电气特性并由此提升半导体良率（lǜ）的（de）工艺。EDS可分为五步，具体（tǐ）如下：

01 电（diàn）气参数监控 (EPM)

EPM 是半导体芯片测试的第一（yī）步。该步骤将对半导（dǎo）体集成电路需要用到的每个器件（包括晶体管、电容器和二极管）进行测试，确保（bǎo）其电气参数达标。EPM 的主要作用（yòng）是提供测得的电气特性数（shù）据，这些数据将被用于提高半导体制造工艺（yì）的效率和产品性能（néng）（并非检（jiǎn）测不良产品）。

02 晶圆老化测试

半导体不良率来自两个方面，即（jí）制造缺陷的（de）比（bǐ）率（lǜ）（早（zǎo）期较高）和之后（hòu）整（zhěng）个生命周期发生缺陷的比率。晶圆老化测试是指将晶圆置于一定的温度和 AC/DC 电（diàn）压下进行测试，由此找出其中可能（néng）在早期发（fā）生缺陷的产品，也就是说通过发现（xiàn）潜在缺陷来提（tí）升最终产品的可靠性。

03 检测

老化测试完成后就需要用探（tàn）针卡将半（bàn）导（dǎo）体芯片连接到测试装置，之后就可以对晶圆进行温度、速度和运（yùn）动测试以检验相关半导体功（gōng）能。具体测试步骤的说明请见表格。

04 修补

修补是最重要（yào）的测试步（bù）骤，因为某些不良芯片是可以修复的，只需替换掉其中存在问（wèn）题的元件即（jí）可。

05 点墨

未能通（tōng）过电气测试的芯片已经在之前几个步骤中被（bèi）分拣出来，但还需要加上标记才能区分它们。过去我们需要用（yòng）特殊墨水标记有缺陷的芯片，保证它们用（yòng）肉眼即可识别，如今则是由系统根据测试数据值自动进行分拣。

经过之前几个工艺处理的晶圆上会形成大小相等的方形芯片（又称“单个晶片”）。下面要做的就是通过切割获得单独的芯片。刚切割下来（lái）的芯片很脆弱且不能交换电信（xìn）号（hào），需（xū）要单独进（jìn）行处理。这一（yī）处理过程就是封（fēng）装，包括在半导体芯片外部形成保护壳和（hé）让（ràng）它们能够与外部交换电（diàn）信号。整个封装制程分为五步，即晶（jīng）圆锯（jù）切、单个晶片附着、互连、成型和封装测试。

01 晶圆锯切

要想从晶圆上切出无（wú）数致密排列的芯片，我们首先要仔细“研磨”晶（jīng）圆的背面直（zhí）至其厚（hòu）度能够满足封装工艺的（de）需（xū）要。研磨后，我们就可以（yǐ）沿着晶圆上的划片线进行切割，直至将半导体芯片分（fèn）离出来。

晶（jīng）圆锯切技术有三种：刀片（piàn）切割、激光切割和等离子（zǐ）切割。刀片切割是（shì）指用（yòng）金刚石刀片切（qiē）割晶圆，这种方法容易产生摩擦热和碎屑并因此（cǐ）损坏晶圆。激光切割的精度更高，能轻松处理厚度较薄或划片线间距很小的 晶 圆。等离（lí）子（zǐ）切割采（cǎi）用等离子（zǐ）刻蚀的原 理，因此即使划片线间距非常小，这种技术同样能适用。

02 单个晶片附着

所有芯片都从晶圆上分离后，我们需要将单独的（de）芯片（单个晶片）附着（zhe）到基底（引线框架）上。基底的作用（yòng）是保护半导体芯片并（bìng）让（ràng）它们能与外部电路进行电信号交（jiāo）换。附着（zhe）芯片时可以使用液体或固体（tǐ）带状粘合（hé）剂（jì）。

03 互连

在将芯（xīn）片附着到基底上（shàng）之后（hòu），我们还需要连接二者的（de）接触点才能实（shí）现电信（xìn）号交换。这一步可以使用的连接方（fāng）法有两种：使用细金属线的引线键合和使用球形金块（kuài）或锡块的倒装芯片键合。引（yǐn）线键合属于传统方法，倒装芯片键合技术可以（yǐ）加快半导体（tǐ）制造（zào）的速度。

04 成型

完成半导体（tǐ）芯片的连接后，需要利用成型工艺给芯片外部加一个包装，以保护半导体集成电（diàn）路不受温度和湿度等外部（bù）条件影响（xiǎng）。根据（jù）需要制成封（fēng）装模具后，我们（men）要将半导（dǎo）体（tǐ）芯（xīn）片和环氧模（mó）塑料 (EMC) 都放入模具中（zhōng）并进行（háng）密封。密（mì）封之后的芯片就是（shì）最终形态了。

05 封装测试

已经具有（yǒu）最终形态的芯片还要通过最后（hòu）的缺陷测试。进入最终测试（shì）的全部是成（chéng）品的半导体芯片。它们将被放入测试设（shè）备，设定不同的条件例（lì）如电压、温度和（hé）湿（shī）度等进行电气、功能和速度测试。这些测试的结果可以用来发现缺陷、提高产品质量和生产效率。

封装技术的演变

随着芯片体积的减少和性能要求的提升，封装（zhuāng）在过去数年间已（yǐ）经历了多次技术革新。面向未来的一些封装技术和方案（àn）包括将沉（chén）积用于传统后道工艺，例如晶（jīng）圆级封装 (WLP)、 凸块工艺和（hé）重布线层(RDL)技术（shù），以及用于前道晶圆（yuán）制造的的（de）刻蚀和清洁技术（shù）。

什么是先进封（fēng）装？

传统封装需要将（jiāng）每个芯片都从晶圆中切割出（chū）来并放（fàng）入模具中。晶圆级封装 (WLP) 则是先进（jìn）封装（zhuāng）技术的一种 , 是指直接封装仍在晶圆上的芯片。WLP 的流程是先封装测试，然后一次性将所有已成型的芯片（piàn）从晶（jīng）圆上分离出来。与传统封装相比，WLP 的优势在于更低的生产成本。

先进（jìn）封装可划分为 2D 封装（zhuāng）、2.5D 封装和 3D 封装。

更小的 2D 封装（zhuāng）

如（rú）前所述，封装工（gōng）艺（yì）的主要用途包括将半导体芯片的信号发送到外部，而在晶圆上形成的（de）凸块就（jiù）是发送（sòng）输入 / 输出信号的接触点。这些凸块分为扇入（rù）型 (fan-in) 和扇出型 (fan-out) 两种，前者的扇形在芯片内部，后（hòu）者的扇形则要超出（chū）芯片范围。我们将输（shū）入/输出（chū）信号称为 I/O（ 输（shū）入/输 出）， 输（shū）入/输出数量（liàng）称为 I/O 计数。I/O 计数是确定封装方法（fǎ）的重要依据。如果I/O计数低就采用扇入封（fēng）装工艺。由于封装后芯片尺寸变（biàn）化不（bú）大，因此这种过程又被称为芯片级封装（zhuāng）(CSP)或（huò）晶圆级芯片尺寸封装(WLCSP)。如果 I/O 计数（shù）较高（gāo），则通常（cháng）要采用扇出（chū）型封（fēng）装工艺，且除凸块外还需（xū）要重布线层 (RDL) 才能实（shí）现信（xìn）号发送。这就是“扇出型晶圆级封装 (FOWLP)”。

2.5D 封装

2.5D 封装技（jì）术可以将两种或更多类型的（de）芯片放入单个封装，同时让信（xìn）号横向传送，这样可以提升封装（zhuāng）的尺寸和性能。最广泛使用（yòng）的 2.5D封装方法是通过硅中介层（céng）将内存和逻（luó）辑芯片放入单个封装。2.5D 封装需要硅（guī）通孔 (TSV)、微型凸块和小间距 RDL 等核心技术。

3D 封装

3D 封装技术可以将两（liǎng）种或更（gèng）多类型的芯片放入单（dān）个封装，同时让 信 号 纵 向（xiàng） 传 送。这（zhè） 种 技 术 适 用于更小和 I/O 计数更高的半导（dǎo）体芯片。TSV 可（kě）用于 I/O 计数（shù）高的芯（xīn）片，引线（xiàn）键（jiàn）合可用于 I/O 计数低的芯片，并（bìng）最（zuì）终形成芯（xīn）片垂直排列的信号（hào）系统。3D 封（fēng）装需要的核心技术包括 TSV 和微型凸块技术。

至此，半（bàn）导体产品（pǐn）制造的八个步骤“晶圆加工 - 氧化 - 光刻 - 刻蚀（shí） -薄膜沉积 - 互连 - 测试 - 封装”已全部介绍完毕，从“沙粒”蜕变到“芯片”，半（bàn）导体科（kē）技正在上演现实（shí）版（bǎn）“点石成金”。